第4章 原理图与PCB设计评审：评审检查表、信号完整性、电源拓扑、接口定义

4.1 适用场景

• 硬件原理图绘制完成、PCB Layout 初步实现后的正式评审阶段。
• IoT 原型验证中涉及混合信号（模拟 + 数字 + 射频）的电路板设计。
• 项目里程碑节点：原理图锁定前 / PCB 投板前，必须进行至少一次完整评审。
• 团队新人培养、跨部门交接时作为质量把关标准流程。

4.2 前置条件

• 原理图（.SchDoc / .kicad_sch / .dsn）已完成自检，DRC 零错误。
• PCB 布局文件（.PcbDoc / .kicad_pcb / .brd）已完成 Pre-Route 检查，基本满足设计规则。
• BOM 清单初步审核通过，物料状态为“可采购”或“已备样”。
• 评审会议通知已发出，参与角色明确（硬件工程师、系统验证工程师、EDA 工程师、产品经理可选）。
• 评审检查表（本章输出物）已提前分发给各角色预读。

4.3 操作步骤

1. 准备评审检查表：从模板库加载《原理图与PCB设计评审检查表》，按项目定制参数（主芯片型号、电源轨数、接口类型）。
2. 信号完整性预评估：使用 SI 工具（HyperLynx / SIwave / Allegro Sigrity）提取关键高速信号（DDR、USB、MIPI、以太网）的拓扑和阻抗，检查反射/串扰/时序裕量。
3. 电源拓扑审计：逐轨核对输入电压->DC-DC/LDO->负载的树形结构，验证电流能力、压降、纹波、上电时序。
4. 接口定义一致性检查：对照系统需求文档，逐条检查每个连接器、测试点、拨码开关的引脚定义、电平域、防呆设计。
5. PCB Layout 合规性复查：检查阻抗线宽间距、差分对等长、回流路径、天线净空区、散热过孔阵列。
6. 会议同步与闭环：逐项过检查表，记录决议（Pass / Fail / 条件通过），评审组长签字，问题项录入追踪系统。

4.4 输入输出物

类别	输入物	输出物
文档	原理图 PDF 与源文件、PCB 布局源文件、BOM 初稿	评审检查表（已填写）、评审会议纪要、问题跟踪表
数据	信号完整性仿真报告（.csv / .snp）	SI 合规性分析报告（含阻抗/时序/串扰表）
清单	接口定义需求表（RS-485、I2C、SPI、GPIO 等）	接口引脚映射表（含电平域和备用脚）
状态	DRC 零错误截图	评审签核清单（Pass / Fail / 条件通过）

4.5 责任边界

• 硬件工程师（Owner）：提供设计文档、修正所有评审发现的问题。
• 系统验证工程师（Reviewer）：主导检查表执行，评估信号完整性与电源拓扑风险。
• EDA 工程师：确保 Layout 规则与约束文件正确，支持阻抗计算。
• 项目经理：确认评审进度，关闭障碍项。
• 注：接口定义不一致时，硬件工程师需与固件/结构工程师三方确认。

4.6 记录材料

• 评审检查表（含每条检查项的结论与证据）
• 信号完整性仿真波形截图与报告
• 电源拓扑导出图（Excel / Visio）
• 接口定义对比表（需求 vs 实际）
• 评审会议录音/录屏（可选）

4.7 验收标准

检查项	验收标准
检查表完成度	所有检查项100%经过确认，无“待定”项
信号完整性	关键信号反射≤5%，串扰＜-30dB，时序裕量≥15%
电源拓扑	每路电源的电流余量≥20%，纹波≤1% Vout，上电时序满足IC要求
接口定义	100%与系统需求文档一致（含备用脚和复用功能标注）
Layout 合规	阻抗偏差±10%以内，差分对内等长≤5mil，天线净空区无铜皮
问题闭环	所有Fail项有修正验证记录，条件通过项有截止日期

4.8 原理图与PCB设计评审流程（SVG）

4.9 常见异常处理对照表

异常现象	原因分析	标准处理动作
信号反射超限	阻抗不连续、Stub过长	调整线宽/介质厚度、切除Stub、加端接电阻
电源上电时序错乱	未按IC datasheet配置PG/EN顺序	修改电阻分压或增加延时电路
接口引脚复用冲突	需求文档未更新，硬件按旧版画图	升级需求文档后重画，必须三方会签
差分对等长偏差＞10mil	蛇形走线不足或空间受限	调整拓扑，必要时换层或加过孔补偿
天线净空区有参考地	Layout未严格遵守净空要求	挖空所有内层铜皮，重新检查GND回流