第3章 RTL设计与测试模块划分：模块接口规范、时钟/复位方案、测试顶层结构

在 DVT 原型验证阶段，RTL 设计与测试模块的划分直接影响后续仿真收敛、综合效率与硬件调试流畅度。本章围绕三个核心工程问题展开：模块接口规范如何统一数据与握手协议；时钟/复位方案怎样保证多时钟域正确同步；测试顶层结构如何封装 DUT、激励生成器与监测器。以下结合流程、代码、配置与调试实践逐层拆解。

3.1 模块接口规范

接口规范定义模块间信号命名、方向、时序与协议。常见要求包括：

• 前缀与方向：输入信号以 i_ 开头，输出以 o_ 开头，双向以 b_ 开头。
• 协议约定：valid/ready 握手、axi-stream、apb 等必须使用统一宏定义。
• 位宽与类型：所有信号声明为 wire 或 reg，避免混用 logic 与 wire 导致的 lint 警告。

接口定义示例（Verilog‑2001 风格）：

// data_path_interface.sv
interface data_path_if (
  input  logic        clk,
  input  logic        rst_n,
  input  logic [7:0]  i_data,
  output logic [7:0]  o_result,
  input  logic        i_valid,
  output logic        o_ready
);
  // 握手逻辑：当 i_valid && o_ready 时数据有效
  modport producer (
    input  clk, rst_n,
    output i_data, i_valid,
    input  o_ready
  );
  modport consumer (
    input  clk, rst_n,
    input  i_data, i_valid,
    output o_ready,
    output o_result
  );
endinterface

常用接口信号命名规范

前缀	方向	示例
i_	输入	i_data
o_	输出	o_ready
b_	双向	b_sda
t_	内部连线	t_fifo_wr

3.2 时钟/复位方案

原型验证板通常提供单个参考时钟（如 50MHz），设计内多时钟域由 PLL 或 MMCM 生成。复位推荐使用异步置位、同步释放电路，避免亚稳态。

时钟生成模块（使用 Xilinx MMCM 原语）：

// clk_gen.v
module clk_gen (
  input  wire  clk_in,    // 50MHz board clock
  input  wire  rst_in,    // 异步复位输入
  output wire  clk_100,   // 100MHz
  output wire  clk_200,   // 200MHz
  output wire  locked,    // PLL 锁定指示
  output wire  rst_out    // 同步释放复位
);

  wire rst_meta;
  reg [1:0] sync_rst;
  always_ff @(posedge clk_100 or posedge rst_in) begin
    if (rst_in) begin
      sync_rst <= 2'b11;
    end else begin
      sync_rst <= {sync_rst[0], 1'b0};
    end
  end
  assign rst_out = sync_rst[1];  // 同步释放复位
  // Instantiating MMCME2_BASE (Xilinx)
  MMCME2_BASE #(
    .CLKIN1_PERIOD(20.0),       // 50MHz in
    .CLKOUT0_DIVIDE_F(10.0),   // clk_100 = 100MHz
    .CLKOUT1_DIVIDE(5)         // clk_200 = 200MHz
  ) mmcm_inst (
    .CLKIN1(clk_in),
    .RST(1'b0),
    .CLKOUT0(clk_100),
    .CLKOUT1(clk_200),
    .LOCKED(locked)
  );
endmodule

复位分配建议：

• 每个时钟域只使用一个同步释放的复位信号。
• 复位信号由 locked 与外部按钮做“与”操作产生，保证 PLL 稳定后才释放复位。

3.3 测试顶层结构

测试顶层将 DUT、时钟/复位生成、测试激励、监测器与波形转储集成在一起。典型结构如下：

1. 实例化 DUT 并连接时钟、复位、接口。
2. 时钟生成模块 提供多时钟。
3. 测试激励模块 通过 initial 或状态机驱动接口。
4. 监测器模块 检查协议正确性并记录日志。
5. 波形转储 使用 $dumpfile/$dumpvars（仿真环境）或 VCD 导出。

测试顶层代码片段（简化版）：

// test_top.sv
module test_top;
  wire clk_100, clk_200, locked, rst_n;

  // Instantiate clock/reset
  clk_gen u_clk_gen (
    .clk_in (tb_clk),   // 50MHz from testbench
    .rst_in (tb_rst),
    .clk_100,
    .clk_200,
    .locked,
    .rst_out(rst_n)
  );

  // DUT interfaces
  data_path_if dut_if (.clk(clk_100), .rst_n(rst_n));

  // DUT
  data_path u_dut (
    .clk  (clk_100),
    .rst_n(rst_n),
    .i_data(dut_if.i_data),
    .i_valid(dut_if.i_valid),
    .o_ready(dut_if.o_ready),
    .o_result(dut_if.o_result)
  );

  // Stimulus
  stim_gen u_stim (.clk(clk_100), .rst_n(rst_n), .dut_if(dut_if.producer));

  // Monitor
  monitor u_mon (.clk(clk_100), .rst_n(rst_n), .dut_if(dut_if.consumer));

  // Waveform dump
  initial begin
    $dumpfile("sim.vcd");
    $dumpvars(0, test_top);
  end
endmodule

3.4 调试与常见错误

调试命令（Vivado simulator / Questa）：

# 查看时钟频率
report_clocks -file clocks.rpt

# 检查复位释放时序
add wave -position end sim:/test_top/u_clk_gen/rst_out
add wave -position end sim:/test_top/u_clk_gen/locked
run 10us

# 检查接口握手
add wave -group "DUT IF" -position end sim:/test_top/dut_if/*

3.5 性能与稳定性优化

• 减少仿真精度：编译时加 +notimingchecks，关闭未使用的时序检查。
• 使用 VPI 加速：将缓慢的 UART 激励用 C 模型代替。
• 分频时钟本地生成：避免在每个子模块内再次分频，统一由顶层 clk_gen 分发。
• 复位树均衡：在综合阶段插入复位缓冲树，降低复位延迟偏差。

3.6 结构总览

下图完整展示模块划分、时钟/复位方案与测试顶层的关系。