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Linux内核性能优化：内存屏障与DMA描述符同步实践

共计 30 章节
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01
课程导论
为什么内存屏障与DMA描述符同步是性…
课程导论DMA
02
硬件基础
CPU缓存层次结构（L1/L2/L3…
硬件基础CPU
03
内存模型基础
什么是内存模型？x86/ARM/AA…
内存模型基础x86/ARM/AA
04
编译器重排序
编译器优化如何破坏内存顺序？vola…
编译器重排序vola
05
CPU重排序
Store Buffer与Inval…
CPU重排序
06
内存屏障分类
读屏障（rmb） · 写屏障（wmb） · 通用屏障（mb）及语义详解
内存屏障分类rmb
07
DMA基础
DMA控制器工作原理 · 描述符环（Descriptor Ri…
DMA控制器工作原理
08
DMA描述符结构
典型描述符字段解析（地址 · 长度 · 状态
DMA描述符结构
09
同步问题
CPU与DMA控制器之间的数据一致性…
同步问题CPU
10
DMA与Cache一致性协议
MESI/MOESI协议在DMA场景…
DMACache
11
非一致性内存访问（DMA_NONCOHERENT）
需要显式刷Cache的场景
DMANONCOHERENT
12
一致性内存访问（DMA_COHERENT）
IOMMU与硬件一致性如何简化编程
DMACOHERENT
13
dma_alloc_coherent API
分配一致性内存的用法与内部实现
dmaalloc
14
dma_map_single / dma_unmap_single
流式DMA映射与内存屏障的关系
dmamap
15
描述符所有权转移
CPU写描述符后通知DMA · DMA完成后通知CPU的同步协议
描述符所有权转移CPU
16
写屏障在描述符提交中的应用
确保描述符字段写入顺序对DMA可见
写屏障描述符提交
17
读屏障在描述符完成中的应用
确保CPU读取状态字段时看到DMA的…
读屏障描述符完成
18
DMA描述符环的环形缓冲区设计
生产者（CPU）与消费者（DMA）的…
DMA描述符环的环形缓…
19
MMIO与内存屏障
对设备寄存器的读写（writel/r…
MMIO内存屏障
20
wmb()与mmiowb()
在MMIO写后使用屏障防止乱序
wmbmmiowb
21
DMA描述符批量提交优化
使用写屏障合并多个描述符的提交
DMA描述符批量提交优…
22
DMA完成中断处理中的屏障
在中断上下文中使用读屏障确保数据可见
DMA完成
23
RCU与DMA描述符
RCU机制在描述符生命周期管理中的应…
RCUDMA
24
性能分析工具
使用perf · ftrace测量内存屏障开销与DMA…
性能分析工具perf
25
常见错误模式
缺少屏障导致的数据损坏 · 描述符丢失 · 死锁案例分析
常见错误模式缺少屏障导致的数…
26
ARM64架构特殊考虑
DMB/DSB/ISB指令的选择与性…
ARM64架构特殊考虑
27
x86架构特殊考虑
mfence/lfence/sfen…
x86架构特殊考虑
28
驱动开发最佳实践
编写可移植的DMA驱动时屏障的使用规…
驱动开发最佳实践DMA
29
高级优化
使用非临时存储（Non-tempor…
高级优化Non-tempor
30
课程总结与实战演练
从零实现一个使用内存屏障的DMA描述…
课程总结实战演练