01
存算一体技术概述
从冯·诺依曼瓶颈到存算一体，技术演进路线图，核心优势与挑战。
基础演进
02
主流存算一体架构
近存计算、存内计算、模拟/数字存算一体，架构对比分析。
架构对比
03
硬件平台搭建
基于ReRAM/STT-MRAM测试板卡，Vivado/Python环境配置。
硬件环境
04
基础算子实现（一）
向量加法与矩阵乘法在存算阵列上的映射，权重映射策略。
算子映射
05
基础算子实现（二）
卷积操作(Conv2D)的存算实现，输入/输出通道并行化。
卷积并行
06
精度分析与量化
ADC/DAC精度影响，混合精度量化(INT8/INT4)实战。
量化精度
07
非理想因素建模
IR Drop、器件噪声、温度漂移的建模与补偿方法。
建模补偿
08
编译器与工具链
PyTorch模型到存算指令集转换，Triton/TVM适配。
编译器工具链
09
算子融合与调度
Conv+BN+ReLU融合，数据流调度优化减少访存。
融合调度
10
流水线并行
跨芯片/跨阵列流水线设计，负载均衡与气泡消除。
流水线并行
11
数据复用与重排
输入特征图/权重数据复用，循环分块(Tiling)技术。
复用Tiling
12
稀疏化加速
权重剪枝与激活稀疏性利用，跳过零值计算。
稀疏剪枝
13
模拟存算一体调优
跨阵列电流累积误差校准，参考电压微调技术。
模拟校准
14
数字存算一体调优
加法树延迟优化，进位链传播优化。
数字延迟
15
片上网络（NoC）设计
存算阵列间数据路由，带宽与延迟权衡。
NoC路由
16
电源管理
多电压域设计，DVFS在存算芯片中的应用。
电源DVFS
17
测试与验证方法论
ATE测试向量生成，良率分析与修复(冗余行/列)。
测试良率
18
经典模型部署（一）
ResNet-50在存算芯片上的部署与性能调优。
ResNet部署
19
经典模型部署（二）
YOLOv5s在存算芯片上的部署与端到端延迟优化。
YOLOv5延迟
20
经典模型部署（三）
Transformer(BERT-base)的存算适配与加速。
BERT加速
21
性能分析工具
Perf/VTune分析存算系统瓶颈，Roofline模型绘制。
分析Roofline
22
能效比优化
TOPS/W极致追求，电路级到算法级协同优化。
能效协同
23
多芯片互联
基于Chiplet的存算一体扩展，UCIe/BoW接口适配。
Chiplet互联
24
安全与可靠性
侧信道攻击防御，数据翻转(SEU)容错设计。
安全容错
25
存算一体编译器高级特性
自动搜索最优分块大小，内存层次感知调度。
编译器自动搜索
26
在线学习与微调
在存算阵列上实现片上学习(On-Chip Learning)，权重增量更新。
在线学习微调
27
存算一体与存内计算融合
近存计算与存内计算的混合架构设计。
融合混合架构
28
前沿技术探索
基于光计算/超导的存算一体，量子存算一体展望。
前沿量子
29
工业案例剖析
某AI芯片公司存算一体产品性能实测与对比分析。
案例实测
30
综合实战项目
从算法选型、硬件映射到性能调优全流程，输出性能报告。
实战全流程