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eDP链路训练时序预算与约束验证

共计 30 章节
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01
eDP简介与发展历史
从VGA到DisplayPort · eDP的诞生背景与优势
eDP简介
02
eDP物理层基础
差分信号特性 · 电压摆幅等级 · 预加重与去加重
eDP物理层基础
03
eDP链路层基本概念
主链路（Main Link）结构 · 辅助通道（AUX）功能 · 热插拔检测（HPD）机制
eDP链路层基本概念
04
eDP时序参数概述
时钟域划分 · 数据通道时序 · 建立时间与保持时间的基础概念
eDP时序参数概述
05
时钟时序参数
Tclk周期计算 · 占空比要求 · 时钟抖动（Jitter）类型与测量
时钟时序参数Tclk
06
数据时序参数
Tbit（位周期） · Tui（单位间隔） · 眼图参数（眼高
数据时序参数Tbit
07
建立时间与保持时间定义及计算
公式推导 · 供应商规格解读
建立时间保持时间定义
08
时序余量计算
setup margin与hold…
时序余量计算setup
09
eDP信号完整性基础
反射 · 串扰 · 介质损耗对时序的影响
eDP信号完整性基础
10
链路训练概述
训练目的 · 阶段划分（CDR · 均衡
链路训练概述训练目的
11
链路训练第一阶段
时钟恢复（CDR）原理 · 锁相环（PLL）参数与时序要求
链路训练第一阶段CDR
12
链路训练第二阶段
均衡训练（CTLE/DFE）的时序调…
链路训练第二阶段CTLE/DFE
13
链路训练第三阶段
符号锁定与通道对齐：训练序列检测 · skew补偿
链路训练第三阶段符号锁定
14
链路训练第四阶段
链路配置与参数交换 · 链路速率与通道数协商
链路训练第四阶段链路配置
15
训练序列详解
TS1 · TS2 · TP1
训练序列详解TS1
16
时序约束在链路训练中的作用
如何确保训练成功时的时序窗口
时序约束链路训练
17
静态时序分析（STA）在eDP中的应用
建立/保持检查 · 时钟域交叉（CDC）验证
STAeDP
18
时序约束文件（SDC）编写基础
create_clock · set_input_delay · set_output_delay等命…
SDC时序约束文件
19
eDP特有的时序约束
output delay针对发射端 · input delay针对接收端 · 多通道偏差约束
eDP特有的时序约束
20
多通道同步时序约束
lane-to-lane skew · deskew逻辑的时序预算
多通道同步时序约…lane-to-lane
21
时钟相位调整与延迟锁定环（DLL）
相位插值 · 延迟链与时序微调
DLL时钟相位调整
22
自适应均衡与时序调整
基于眼图监测的动态EQ系数与时序优化
自适应均衡时序调整
23
链路训练失败诊断
常见时序问题（CDR失锁 · 均衡不足 · 眼图闭合）及调试方法
链路训练失败诊断CDR
24
眼图测试与时序参数测量
示波器设置 · 眼图模板 · 抖动分离方法
眼图测试时序参数测量
25
JTAG/边界扫描在时序验证中的应用
IEEE 1149.1 · 边界扫描链的时序测试
JTAG边界扫描
26
仿真工具
IBIS模型建模 · SPICE瞬态仿真 · 时序后仿验证流程
仿真工具IBIS
27
实际项目中的时序优化技巧
PCB布局 · 端接电阻 · 电源完整性对时序的影响
实际项目时序优化技巧
28
eDP与DP时序差异对比
消费级DP与嵌入式eDP的时序要求差…
eDPDP
29
未来趋势
eDP 1.5 · eDP 2.0的时序变化（更高速率 · 自适应刷新等）
未来趋势eDP
30
综合案例
从设计到验证全流程——一个4K@60…
综合案例从设计到验证全流…