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eDP工程时序计算与约束指南

共计 30 章节
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01
eDP接口概述
介绍eDP标准的发展历程 · 版本差异（1.2/1.3/1.4）以… · 笔记本
eDP接口概述
02
eDP信号定义
详细讲解eDP的时钟信号（Main… · 数据通道（Lane 0~3） · 辅助通道（AUX）以及热插拔检测（H…
eDP信号定义
03
eDP物理层电气特性
包括差分阻抗100Ω · 共模电压范围 · 摆率控制
eDP物理层电气特性
04
eDP链路层协议基础
主链路数据封装格式 · 符号映射 · 扰码与去扰码机制
eDP链路层协议基础
05
eDP时序参数
时钟周期（典型1.62Gbps/2.… · 数据眼图张开度 · 上升/下降时间
eDP时序参数
06
eDP源同步时序原理
时钟与数据同源传输 · Tx内部延迟补偿 · Rx端时钟恢复与数据采样窗口关系
eDP源同步时序原理
07
系统级时序预算分析
从发送端到接收端的总延迟拆解 · 包括芯片内部延迟 · PCB走线延迟
系统级时序预算分…从发送端到接收端…
08
eDP发送端内部延迟（Txd）定义
数据输出相对时钟输出的相位偏移 · 典型值范围0~500ps · 手册查找与仿真获取方法
eDPTxd
09
eDP接收端建立/保持时间要求
Rx端数据相对于恢复时钟的setup… · 常见规范值（如300ps/200ps…
eDP接收端建立
10
PCB走线延迟与时序匹配
FR4介质中信号传播速度 · 等长设计原则（误差±5mil内） · 拓扑结构对延迟的影响
PCB走线延迟
11
时钟抖动与相位噪声影响
随机抖动（RJ） · 确定性抖动（DJ）分类 · 抖动对眼图闭合与误码率的影响分析
时钟抖动相位噪声影响
12
数据到时钟的偏斜（Skew）控制
通道间偏斜（Intra-pair s… · 通道间偏斜（Inter-lane s… · 通过蛇形走线补偿
Skew数据到时钟的偏斜
13
eDP多通道同步约束
多Lane数据对齐机制（Symbol… · 使用FIFO与延迟调整实现lane-…
eDP多通道同步约束
14
动态调整与自适应均衡
Rx端EQ（均衡器）的升压/降噪策略 · 链路训练阶段自动调整预加重与DC增益
动态调整自适应均衡
15
静态时序分析基础（STA）
介绍STA流程 · 时序弧 · 关键路径
STA静态时序分析基础
16
SDC约束文件编写入门
SDC文件语法 · 常用命令create_clock · set_input_delay/se…
SDC约束文件编写入门
17
create_clock与set_input_delay/set_output_
针对eDP主链路时钟和数据信号设置精…
createclock
18
set_max_delay与set_min_delay约束
用于控制eDP数据通道的最大/最小路… · 确保采样窗口裕量
setmax
19
虚拟时钟与多周期路径约束
源同步中使用虚拟时钟建模接收端时钟 · 多周期路径处理DDR/串化数据场景
虚拟时钟多周期路径约束
20
跨时钟域（CDC）处理
eDP中主链路时钟与AUX时钟的CD… · 双级触发器与FIFO同步方法
CDC跨时钟域
21
eDP特有约束
源同步约束模型详解
eDP特有约束
22
等长约束与线长匹配规则
物理设计中的等长约束（Net Len… · TCL脚本实现自动匹配检查
等长约束线长匹配规则
23
差分对约束（P/N对）
差分阻抗控制 · 对内等长（<2ps） · 极性反转（P/N Swap）的约束检…
P/N差分对约束
24
参考时钟约束（如REFCLK）
eDP REFCLK的抖动要求（<1… · PLL锁定时间约束设置
REFCLK参考时钟约束
25
eDP DPCD与AUX通道时序
AUX事务的忙/空闲状态 · 读/写时序窗口 · 训练请求与应答超时约束
eDPDPCD
26
链路训练过程中的时序调整
训练序列的CR phase · EQ phase · Phase Lock phase各阶…
链路训练过程时序调整
27
仿真工具与时序分析流程
常用工具（PrimeTime · Tempus）中的eDP静/动态分析… · SDF反标
仿真工具时序分析流程
28
常见时序违例分析与修复
时钟歪斜过大 · 数据延迟过大 · Setup/Hold违规
常见时序违例分析修复
29
实际案例
eDP数据线延时测量 · 对比仿真与实际延迟差异
实际案例eDP
30
综合实践
完整的eDP时序约束脚本 · 结合Layout进行最终DRC/LV…
综合实践eDP