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后量子密码硬件加速:FPGA与ASIC架构设计

共计 30 章节
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01
课程导入
后量子密码（PQC）背景 · 标准化进展（NIST） · 硬件加速的必要性与挑战
课程导入PQC
02
数学基础
有限域 · 多项式环 · 格（Lattice）基础
数学基础有限域
03
PQC算法概览
基于格的Kyber · Dilithium · Falcon
PQC算法概览
04
硬件设计基础
FPGA与ASIC设计流程 · 硬件描述语言（Verilog/VHD… · 时序约束
硬件设计基础FPGA
05
硬件加速策略
并行化 · 流水线 · 资源复用
硬件加速策略并行化
06
NTT硬件加速
NTT算法分解 · 蝶形运算单元设计 · 流水线NTT架构
NTT硬件加速
07
多项式乘法器设计
基于NTT的乘法器 · Karatsuba算法 · Toom-Cook算法
多项式乘法器设计NTT
08
Kyber硬件加速
Kyber加密/解密/密钥生成流程 · 核心运算模块（多项式乘法 · 采样
Kyber硬件加速
09
Dilithium硬件加速
Dilithium签名/验证流程 · 拒绝采样 · 哈希调用
Dilithium硬件加速
10
Falcon硬件加速
Falcon基于FFT的签名方案 · 浮点/定点实现 · 硬件资源与精度权衡
Falcon硬件加速
11
SPHINCS+硬件加速
基于哈希的签名 · Merkle树 · WOTS+
SPHINCS+硬件加速
12
ASIC架构设计
ASIC设计流程 · 标准单元库 · 时钟树综合
ASIC架构设计
13
FPGA原型验证
FPGA开发板选型 · IP核集成 · 片上调试（ILA/VIO）
FPGA原型验证
14
硬件安全与侧信道防护
功耗分析 · 时序攻击 · 掩码技术
硬件安全侧信道防护
15
可重构与可扩展架构
参数化设计 · 动态重配置 · 多算法支持
可重构可扩展架构
16
内存与数据流优化
片上存储（BRAM/寄存器） · DMA · 数据调度
内存数据流优化
17
高性能计算接口
PCIe · AXI总线 · HBM/DDR内存接口
高性能计算接口PCIe
18
软硬件协同设计
CPU+FPGA异构架构 · 指令集扩展 · 硬件驱动与固件开发
软硬件协同设计CPU+FPGA
19
性能评估与基准测试
吞吐量 · 延迟 · 资源占用
性能评估基准测试
20
案例实战
基于FPGA的Kyber加密引擎完整…
案例实战FPGA
21
案例实战
基于FPGA的Dilithium签名…
案例实战FPGA
22
案例实战
基于ASIC流程的PQC加速器设计（…
案例实战ASIC
23
案例实战
多算法融合硬件平台设计（支持Kybe…
案例实战Kybe
24
常见问题与调试
时序收敛问题 · 资源冲突 · 数据位宽选择
常见问题调试
25
优化进阶
高层次综合（HLS）在PQC硬件设计… · 与RTL设计对比
优化进阶HLS
26
前沿趋势
同态加密硬件加速 · 零知识证明硬件 · 量子计算与PQC结合
前沿趋势同态加密硬件加速
27
开源生态与工具
OpenSSL · PQClean · HLS4ML
开源生态工具
28
综合项目
设计一个支持Kyber和Dilith… · 完成架构设计 · RTL编码
综合项目Kyber
29
课程总结
核心知识点回顾 · 设计方法论总结 · 常见误区
课程总结核心知识点回顾
30
考试与评估
理论测试（PQC数学与硬件设计） · 实践项目答辩 · 性能优化挑战赛
考试评估