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从SRAM到Cache的硬件加速路径

共计 30 章节
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01
课程导入
学习目标 · 课程结构 · SRAM与Cache在硬件加速中的角…
课程导入学习目标
02
存储层次基础
从寄存器 · SRAM · DRAM到Cache的存储金字塔
存储层次基础从寄存器
03
SRAM原理与特性
六管SRAM单元结构 · 读写操作 · 时序参数（访问时间
SRAM原理
04
Cache基本概念
Cache行 · 标记 · 索引
Cache基本概念
05
Cache映射方式
直接映射 · 全相联 · 组相联的优缺点与硬件实现复杂度
Cache映射方式
06
Cache替换策略
LRU · FIFO · 随机替换的硬件实现与性能影响
Cache替换策略
07
Cache写入策略
写直达 · 写回 · 写分配与非写分配
Cache写入策略
08
Cache性能公式
平均访问时间计算 · 命中时间 · 缺失代价
Cache性能公式
09
硬件加速路径概述
从CPU到Cache再到SRAM的数… · 流水线与并行访问
硬件加速路径概述CPU
10
SRAM控制器设计
地址译码 · 读写时序生成 · 突发传输与等待状态
SRAM控制器设计
11
Cache控制器设计
状态机 · 标签比较 · 命中/缺失处理
Cache控制器设计
12
硬件描述语言基础
Verilog/VHDL实现SRAM…
硬件描述语言基础Verilog/VHDL
13
SRAM建模实战
用Verilog编写单端口/双端口S… · 仿真验证读写功能
SRAM建模实战
14
直接映射Cache实现
用Verilog实现直接映射Cach… · 包括标签存储 · 比较器与数据路径
Cache直接映射
15
组相联Cache实现
实现2路/4路组相联Cache · 加入LRU替换逻辑
Cache组相联
16
Cache缺失处理流程
流水线停顿 · 填充缓冲 · 从主存读取数据块到SRAM的时序设计
Cache缺失处理流程
17
写缓冲与合并写
利用写缓冲减少写停顿 · 合并写提升写效率
写缓冲合并写
18
非阻塞Cache与MSHR
支持缺失下继续命中访问 · 硬件加速的关键技术
CacheMSHR
19
预取机制
硬件预取器设计 · 基于历史或步长的预取策略 · 提升命中率
预取机制硬件预取器设计
20
多级Cache层次
L1/L2/L3设计要点 · 包含与排除策略 · 片上互连
Cache多级
21
Cache一致性基础
多核环境下的MESI协议 · 总线嗅探与目录实现
Cache一致性基础
22
硬件加速案例
从SRAM到Cache的加速路径在嵌…
硬件加速案例SRAM
23
性能优化实战
使用模拟器（如gem5）或FPGA平… · 调整参数
性能优化实战gem5
24
常见问题与调试
Cache初始化 · 时序冲突 · 标签比较错误
常见问题调试
25
低功耗设计
SRAM与Cache的功耗优化技术 · 如门控时钟 · 多阈值电压
低功耗设计SRAM
26
可测试性设计
内建自测试（BIST）与扫描链在SR…
可测试性设计BIST
27
高级主题
非易失性SRAM · 近内存计算 · 存内计算与Cache加速的融合
高级主题SRAM
28
综合项目
设计一个带SRAM和Cache的简单… · 实现从主存读取数据并加速执行
综合项目SRAM
29
课程总结
核心知识点回顾 · 设计方法论 · 常见陷阱与未来趋势
课程总结核心知识点回顾
30
综合提升
基于课程内容 · 设计一个优化方案 · 解决特定应用场景下的Cache性能瓶…
综合提升基于课程内容