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《RISC-V CPU微架构开发实战100例》
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《RISC-V CPU微架构开发实战100例》
共 100 例
01
搭建RISC-V指令集模拟器框架
02
实现五级流水线基础数据通路
03
添加流水线寄存器
04
实现控制信号生成
05
处理数据冒险：转发机制
06
处理数据冒险：流水线停顿
07
处理控制冒险：分支预测静态预测
08
处理控制冒险：动态分支预测器
09
实现跳转指令处理
10
实现异常与中断处理
11
实现乘法除法指令扩展
12
实现单周期CPU设计
13
实现多周期CPU设计
14
实现指令缓存（I-Cache）
15
实现数据缓存（D-Cache）
16
实现TLB（快表）
17
实现分支目标缓冲器（BTB）
18
实现返回地址栈（RAS）
19
实现乱序执行引擎（简化版）
20
实现寄存器重命名
21
实现重排序缓冲（ROB）
22
实现保留站（Reservation Station）
23
实现加载存储队列（LSQ）
24
实现超标量取指
25
实现多发射解码
26
实现VLIW风格调度
27
实现SIMD指令扩展
28
实现浮点单元（FPU）基础
29
实现浮点融合乘加（FMA）
30
实现硬件乘法器
31
实现硬件除法器
32
实现桶形移位器
33
实现ALU扩展
34
实现零检测和符号扩展
35
实现程序计数器（PC）管理
36
实现寄存器文件读写
37
实现存储器接口
38
实现总线协议（AXI或Wishbone）
39
实现中断控制器
40
实现调试模块
41
实现性能计数器
42
实现功耗优化技术
43
实现流水线级优化：均衡延迟
44
实现指令预取
45
实现写缓冲
46
实现非阻塞缓存
47
实现缓存替换策略
48
实现缓存写策略
49
实现虚拟内存支持
50
实现特权模式
51
实现系统调用接口
52
实现定时器
53
实现UART控制器
54
实现GPIO控制器
55
实现SPI控制器
56
实现I2C控制器
57
实现中断优先级仲裁
58
实现异常返回机制
59
实现CSR指令
60
实现用户态与内核态切换
61
实现多核启动
62
实现缓存一致性协议（MSI）
63
实现原子指令
64
实现内存屏障
65
实现分支预测器改进：gshare
66
实现分支预测器改进：局部预测器
67
实现循环预测器
68
实现间接跳转预测
69
实现指令融合
70
实现微操作生成
71
实现超标量乱序执行完整流程
72
实现同步多线程（SMT）
73
实现功耗管理单元
74
实现可测试性设计（DFT）
75
实现流水线可视化工具
76
实现性能分析工具
77
实现指令跟踪
78
实现随机指令生成器
79
实现指令集一致性测试
80
实现流水线死锁检测
81
实现时钟域交叉
82
实现异步复位同步释放
83
实现低功耗模式
84
实现指令压缩（RVC）
85
实现位操作扩展（Zbb）
86
实现条件执行扩展（Zicond）
87
实现向量扩展（RVV）基础
88
实现向量ALU操作
89
实现向量归约操作
90
实现向量掩码操作
91
实现向量内存访问
92
实现向量浮点扩展
93
实现向量长度配置
94
实现向量寄存器文件
95
实现向量流水线
96
实现向量与标量协同
97
实现向量异常处理
98
实现向量性能优化
99
实现多核向量处理器
100
实现异构系统集成
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