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008-Verilog VHDL RTL设计实战
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《Verilog FIFO与RAM设计实战100例》
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《Verilog FIFO与RAM设计实战100例》
共 100 例
01
同步FIFO基础设计
02
同步FIFO参数化设计
03
同步FIFO计数器设计
04
同步FIFO格雷码指针
05
同步FIFO流水线输出
06
同步FIFO异步复位
07
同步FIFO同步复位
08
同步FIFO读写同时操作
09
同步FIFO几乎满空标志
10
同步FIFO数据宽度转换
11
同步FIFO首字直通
12
同步FIFO标准读模式
13
同步FIFO状态输出
14
同步FIFO可编程标志
15
同步FIFO错误标志
16
同步FIFO低功耗设计
17
同步FIFO面积优化
18
同步FIFO时序优化
19
同步FIFO复位值设计
20
同步FIFO测试平台
21
异步FIFO基础设计
22
异步FIFO格雷码同步器
23
异步FIFO空满判断
24
异步FIFO参数化设计
25
异步FIFO读写时钟频率差异
26
异步FIFO复位同步
27
异步FIFO数据深度计算
28
异步FIFO FWFT模式
29
异步FIFO标准模式
30
异步FIFO多比特指针同步
31
异步FIFO亚稳态分析
32
异步FIFO测试平台
33
异步FIFO面积优化
34
异步FIFO时序优化
35
异步FIFO复位策略
36
异步FIFO数据保持
37
异步FIFO满标志同步
38
异步FIFO深度非2幂
39
异步FIFO使用Block RAM
40
异步FIFO使用分布式RAM
41
单端口RAM设计
42
单端口RAM参数化
43
单端口RAM读写冲突
44
单端口RAM异步读
45
单端口RAM同步读
46
单端口RAM写使能控制
47
单端口RAM输出寄存器
48
单端口RAM复位行为
49
单端口RAM测试平台
50
双端口RAM设计
51
双端口RAM参数化
52
双端口RAM读写冲突
53
双端口RAM异步读
54
双端口RAM同步读
55
双端口RAM独立时钟
56
双端口RAM字节使能
57
双端口RAM输出寄存器
58
双端口RAM复位行为
59
双端口RAM测试平台
60
简单双端口RAM
61
简单双端口RAM参数化
62
简单双端口RAM读写时序
63
简单双端口RAM使用Block RAM
64
简单双端口RAM使用分布式RAM
65
FIFO使用单端口RAM
66
FIFO使用双端口RAM
67
FIFO使用简单双端口RAM
68
FIFO使用Block RAM
69
FIFO使用分布式RAM
70
FIFO数据宽度转换器
71
FIFO数据宽度转换器2
72
FIFO时钟域转换
73
FIFO速率匹配
74
FIFO流水线缓冲
75
FIFO数据包缓冲
76
FIFO状态监测
77
FIFO中断生成
78
FIFO读写仲裁
79
FIFO错误处理
80
FIFO复位设计
81
FIFO低功耗设计
82
FIFO可测试性设计
83
FIFO性能优化
84
FIFO面积优化
85
FIFO功耗优化
86
FIFO多通道设计
87
FIFO优先级设计
88
FIFO可配置深度
89
FIFO可配置位宽
90
FIFO同步复位与异步复位
91
FIFO格雷码指针优化
92
FIFO空满标志延迟
93
FIFO读写指针回绕
94
FIFO数据保持时间
95
FIFO写操作建立时间
96
FIFO仿真模型
97
FIFO综合优化
98
FIFO布局布线
99
FIFO FPGA实现
100
FIFO ASIC实现
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